`timescale 1ns / 1ps
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// Company: 
// Engineer: 
// 
// Create Date: 2023/11/08 15:29:08
// Design Name: 
// Module Name: uart_top
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
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module uart_top#(
    parameter UART_BAUDRATE     =   9600    ,   // 波特率
    parameter UART_DATAWIDTH    =   8       ,   // 有效数据位位宽
    parameter UART_CHECK        =   0       ,   // 奇偶校验位，0-没有校验位 1-奇校验位 2-偶校验位
    parameter UART_STOP_WIDTH   =   1           // 停止位位宽，1或者2
)(
    input   i_clk       ,
    input   i_uart_rx   ,

    output  o_uart_tx   

    );
endmodule
